Підвищення тестопридатності часових автоматів Мура
DOI:
https://doi.org/10.26565/2304-6201-2023-58-04Ключові слова:
легкотестовані системи, автоматизація проектування, скінчені автомати, верифікація, мови опису апаратури, VerilogАнотація
У роботі запропоновано метод проектування тестопридатних цифрових пристроїв реального часу, представлених у вигляді скінчених автоматів та описаних за допомогою мов опису апаратури (Hardware Description Languages, HDL).
Актуальність. Актуальність роботи полягає у можливості діагностування цифрових пристроїв реального часу під час активної експлуатації.
Методи дослідження. Основним методом дослідження є представлення апаратної надлишковості у вигляді додаткових HDL конструкцій у коді опису пристрою та додаткових дуг на графі переходів.
Результати. Моделювання легктотестованого автомата реального часу підтвердило працездатність запропонованого підходу. Результати синтезу за допомогою САПР Xilinx ISE показали, що додаткові апаратні витрати не перевищують 20% порівняно з канонічною моделлю опису.
Висновки. Вирішено задачу проектування тестопридатних пристроїв реального часу на базі легкотестованих автоматів Мура. Запропонований метод дозволяє встановлювати автомат у довільний стан за фіксований час. Такий підхід дозволяє значно спростити процес проведення діагности пристрою.
Наукова новизна даної роботи полягає в розробці підходів і методів створення тестопридатних HDL моделей часових автоматів та їх комбінування шляхом модифікації HDL опису цільового пристрою. Такі методи можна інтегрувати в системи САПР, що дозволяє скоротити загальний час проектування та верифікації.
Посилання
A. Shkil, A. Miroshnyk, G. Kulak and K. Pshenychnyi, "Assertion Based Design of Timed Finite State Machine," 2021 IEEE East-West Design & Test Symposium (EWDTS), Batumi, Georgia, 2021, pp. 1-4, doi: 10.1109/EWDTS52692.2021.9581046. https://ieeexplore.ieee.org/document/9581046
M. Miroschnyk, Y. Pakhomov, E. German, A. Shkil, E. Kulak and D. Kucherenko, "Design automation of testable finite state machines," 2017 IEEE East-West Design & Test Symposium (EWDTS), Novi Sad, Serbia, 2017, pp. 1-6, doi: 10.1109/EWDTS.2017.8110034. https://ieeexplore.ieee.org/document/8110034
Tvardovskii, A.S., Yevtushenko, N.V. Deriving Homing Sequences for Finite State Machines with Timed Guards. Aut. Control Comp. Sci. 55, 2021, 738–750 doi: 10.3103/S0146411621070154. https://www.researchgate.net/publication/347911837_Deriving_Homing_Sequences_for_Finite_State_Machines_with_Timed_Guards
V. A. Pedroni, Finite state machines in hardware: theory and design (with VHDL and SystemVerilog), MIT Press, 2013. https://direct.mit.edu/books/book/4016/Finite-State-Machines-in-HardwareTheory-and-Design
R. Alur, D. L. Dill, "A theory of timed automata," Theoretical Computer Science, vol. 126, no. 2, 1994, pp. 183-235. https://www.sciencedirect.com/science/article/pii/0304397594900108
M. A. Miroshnyk, Diagnostic infrastructure of computing systems and devices design on FPGA: monograph, KhUPS, 2012. [in Ukrainian] http://lib.kart.edu.ua/bitstream/123456789/5759/1/%D0%9D%D0%B0%D0%B2%D1%87%D0%B0%D0%BB%D1%8C%D0%BD%D0%B8%D0%B9%20%D0%BF%D0%BE%D1%81%D1%96%D0%B1%D0%BD%D0%B8%D0%BA.pdf
G. Wagner, "An abstract state machine semantics for discrete event simulation," 2017 Winter Simulation Conference (WSC), Las Vegas, NV, USA, 2017, pp. 762-773, doi: 10.1109/WSC.2017.8247830. https://ieeexplore.ieee.org/document/8247830
Z. Navabi, Digital System Test and Testable Design, Springer New York, NY, 2010. doi: 10.1007/978-1-4419-7548-5. https://link.springer.com/book/10.1007/978-1-4419-7548-5
J.E. Hopfort, R. Motwani, J.D. Ullman, Introduction to Automata Theory, Languages, and Computation (3rd. ed.), Addison Wesley Longman Publishing Co., Inc., 2006. https://www-2.dc.uba.ar/staff/becher/Hopcroft-Motwani-Ullman-2001.pdf
D. Bresolin, A. Tvardovskii, N. Yevtushenko, T. Villa, M. Gromov, "Minimizing Deterministic Timed Finite State Machines," IFAC-PapersOnLine, 2018, pp. 486-492, doi:10.1016/j.ifacol.2018.06.344. https://www.sciencedirect.com/science/article/pii/S2405896318306748
M. Zhigulin, N. Yevtushenko, S. Maag and A. Cavalli, "FSM-Based Test Derivation Strategies for Systems with Time-Outs," 2011 11th International Conference on Quality Software, Madrid, Spain, 2011, pp. 141-149, doi: 10.1109/QSIC.2011.30. https://ieeexplore.ieee.org/document/6004321
А. S. Shkil, G. P. Fastovets, А. S. Serokurova, " Automation of search for design errors in HDL-models of finite state machines ", MANAGEMENT INFORMATION SYSTEM AND DEVISES, vol. 168, pp. 43-52, 2014. [in Russian] https://openarchive.nure.ua/items/5b0b4a07-c457-41a4-aef8-79256ac9b730
M. Miroschnyk, Y. Pakhomov, E. German, A. Shkil, E. Kulak and D. Kucherenko, "Design automation of testable finite state machines," 2017 IEEE East-West Design & Test Symposium (EWDTS), Novi Sad, Serbia, 2017, pp. 1-6, doi: 10.1109/EWDTS.2017.8110034. https://ieeexplore.ieee.org/document/8110034
М. А. Miroshnyk, М. S. Kurtcev, Automation of the design of embedded systems and software on FPGAs in the hardware description languages: textbook, UkrSURT, 2021. [in Ukranian] http://lib.kart.edu.ua/handle/123456789/7162
М. А. Miroshnyk, М. S. Kurtcev, Automation of the design of embedded systems and software on FPGAs in the hardware description languages: textbook, UkrSURT, 2021. [in Ukranian] http://lib.kart.edu.ua/handle/123456789/7162
